写真：PC Watch

■ 投稿件数は過去最多の763件、採択件数を拡大して対応 　半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM(International Electron Devices Meeting、日本語の通称は「国際電子デバイス会議」)」が、開催3日目を迎えた。IEDMの開催初日レポートでご紹介したように、開催3日目である12月9日は、メインイベントの技術講演会の初日でもある。 【画像】IEDM 2024のハイライト。12月9日昼に開催された記者会見昼食会のスライドから 　技術講演会の初日午前には、チェアパーソン(実行委員長)による開会挨拶と、キーノート講演が実施された。開会挨拶では、今回のIEDM(IEDM 2024)における投稿論文件数が過去最多の763件に達したことが示された。前回の684件からは、79件増加したことになる。 　初日の昼には報道機関およびジャーナリスト向けの説明会見昼食会が開催された。IEDMの広報担当委員長がIEDM 2024の概要や注目論文などを説明した。 　説明によると、繰り返しになるが投稿論文数は過去最多の763件に達した。採択論文数は274件である。前年はそれぞれ684件と228件だった。投稿論文数は前回のIEDM 2023で前々回の567件から急増した。いきなり117件も増えたことで、採択率が一気に低下した。前回の採択論文数は228件で、前々回の223件から5件増にとどまった。 　まとめると2022年の採択率は39.3%でそれまでとあまり変わらなかったにも関わらず、2023年の採択率は33.3%と6ポイントも低下した。そこで今年は採択件数を274件に増やし、採択率を35.9%に上昇させた。採択件数は会場ホテルの収容人数と時間枠に左右される。これらは急には増減できず、あらかじめ準備しておかざるを得ない。投稿論文数が急激に増加すると会場枠の拡大が追いつかず、採択率は下がってしまう。かといって会場枠を大きく広げると費用が増加し、投稿論文数や参加人数などの変動によっては大きな赤字を出しかねない。難しいところだ。 　IEDM 2024の採択論文数を地域別に見ていくと、アジア太平洋地域が56%(投稿論文数の比率は66%)ともっとも多い。米州地域は26%(同19%)、欧州地域は18%(同15%)である。機関別ではアカデミア(主に大学)が60%(投稿比率は53%)、インダストリ(主に企業)が36%(同41%)、ガバメント(主に国公立の研究組織)が4%(同6%)となっている。企業よりも大学の採択率が高い。前年はアカデミアの比率が53%(同73%)、インダストリの比率が41%(同23%)だったので、大学が投稿した論文の水準が上昇していることがうかがえる。 ■ 参加登録者数は2,160名で前年から240名ほど増加 　IEDM 2024の参加登録者数は2,160名である(12月9日時点)。前回の記者会見昼食会では参加登録者数が1,919名(技術講演会初日時点)と説明されたので、240名ほど増えたことになる。興味深いのは、リアル参加者が前回の1,742名から今回は2,025名と300名近くも増えたのに対し、バーチャル参加者が前回の177名から、今回は135名と減少したことだ。もっとも、リアル開催以降もバーチャル参加の登録は可能(今のところ期限は2025年1月31日)なので、バーチャル参加者は今後も増える余地がある。 　参加登録者数を国・地域別に見ると、米国が963名で全体の45%を占める。次いで韓国が364名、日本が321名と続く。筆者は12月8日(ショートコース)の時点で日本人の参加者から「韓国の参加者が多くありませんか」とのコメントをいただいており、その通りの結果となった。以下は中国が170名、台湾が147名、ベルギーが60名、フランスが43名となった。 ■ TSMCが開発した「N2」世代の量産は2025年後半を予定 　ここからは技術講演会の初日午後から、TSMCが発表した2nm世代のCMOSデバイス技術(「N2」と呼称)を紹介する(講演番号2-1、レイトニュース)。N2世代のCMOSデバイスはすでにリスク生産に入っており、2025年の下半期には量産を開始する予定だ。 　TSMCは改良版である「N2P」世代の開発にも取り掛かっており、2025年内に品質認証を完了し、2026年には量産を始めたいとする。「N2P」世代はデバイスの動作速度がN2に比べて5%高まる。またN2PのGDS(Graphic Data System)データはN2と完全互換となる。言い換えるとフォトマスクを修正せずに、製造プロセスをN2からN2Pに切り換えるだけで動作速度が向上する。 　N2世代のCMOSデバイスは、前世代であるN3E世代(3nm世代の主流プロセス)と比べ、同一消費電力での動作速度が15%向上し、同一速度での消費電力が24%～35%減少する。 ■ Fin(フィン)からNS(ナノシート)へトランジスタ構造を変更 　3nm世代と2nm世代の大きな違いは、トランジスタ(FET)の構造にある。TSMCは16nm世代から3nm世代までをFinFETの継続的な改良によって実現してきた。サメのひれのように垂直に立ったフィンをチャンネルとし、フィンの周囲をゲートで覆うことで制御性を高めるとともに、短チャンネル効果を抑えた立体構造のトランジスタだ。 　2nm世代ではチャンネルをシリコンの薄い平板(「ナノシート(NS)」と呼ぶ)とし、ナノシートの周囲をゲートで覆う構造のトランジスタを採用した。チャンネルの周囲すべてがゲートとなるので「GAA(Gate All-Around)」とも呼ばれる。ナノシート構造のトランジスタ(NS FET)はゲートによる制御性がFinFETと比べてさらに向上する。またナノシート(チャンネル)の幅を連続的に変化できるので、FinFETと比べてトランジスタ設計とスタンダードセル設計の自由度が上がる。 　なおナノシートは1枚だとFETの電流駆動能力が不足するので、通常は3枚のナノシートを垂直に積層する。製造プロセスの複雑さはFinFETに比べると著しく増加し、難度が非常に高いとされる。 ■ 先進パッケージとの組み合わせを前提に開発 　N2世代のCMOSデバイスは、TSMCが量産している先進パッケージ(CoWoSやInFO、SOICなど)と組み合わせることを前提とする。このため通常の金属多層配線層の上に、厚い銅(Cu)金属の再配置配線層(RDL層)と、容量密度の高いMIM(metal-insulator-metal)キャパシタ層を設けている。「SHP-MiM(super-high-performance metal-insulator-metal)」と呼ぶキャパシタの容量密度は200fF/平方mm以上あり、TSMCがこれまで採用してきたMIMキャパシタと比べて2倍の容量密度を備える。 　さらにシリコンダイ同士のハイブリッド接合を考慮し、電源用TSV(pTSV)と信号用TSV(sTSV)を改良した。ハイブリッド接合の電極ピッチは従来の9μm/6μm(フェースツーフェース/フェースツーバック)から、N2世代では4.5μmに縮めることができたとする。 ■ SRAMマクロの記憶密度は38Mbit/平方mmと過去最高に 　大規模ロジックに埋め込むSRAMマクロには、これまでと同様に高性能セル(HCセル)と高密度セル(HDセル)を開発した。256MbitのSRAMマクロをHCセルとHDセルで試作済みである。HDセルのSRAMマクロは記憶密度が37.9Mbit/平方mmと過去最高に達したとする。3nm世代のSRAMマクロと比べ、記憶密度は11%向上した。動作可能な電源電圧は最小で0.4Vとかなり低い。 　このほか高性能ロジックと高速入出力チップの試作結果も公表した。高性能ロジックではCPUを試作して電源電圧と動作周波数の関係を評価した。電源電圧が1.0Vの時に動作周波数は3.06GHz、0.7Vの時に1.53GHzだった。 　高速入出力チップでは、SerDes(シリアライザ/デシリアライザ)のテストチップを試作した。LPDDR6インターフェイスでは14Gbps(アイパターンの開口は0.809UI)、HBM3Eインターフェイスでは10Gbps(アイパターンの開口は0.751UI)で動作することを確認した。 　TSMCは2nm世代でNS FETのほかに、裏面電源供給(BSPDN)技術を導入するとの推測が業界では存在していた。しかし実際には、N2世代とN2P世代ではBSPDNを採用しないことが確実な情勢だ。新しい技術はなるべく採用せず、既存技術の改良でギリギリまで粘ることが「半導体製造の王道」だと考えているように見える。 　一方で技術開発の範囲は広く、「常に備えよ」が浸透している。最先端半導体製造の世界では当面は、TSMCが主導する時代が続きそうだ。