高い技術力で技術課題も解決

同社が受託した事例

　TSV／RDLの技術面での課題は、ビアの小径化と再配線層の多層化。SoC（System on Chip）のチップ内部が数ナノメートルのビアと10層以上の配線で構成されるのに対し、現状のTSV／RDLは直径10マイクロメートルのビア、1～2層配線となっている。SoCでは、チップ内で最短接続できる配線をチップレットパッケージでは一旦チップ外でTSVとRDLを用い接続するため、配線を駆動する消費電力が増加する。AIデータセンターの消費電力増加が問題となる中、SoCの微細化と同様にパッケージレベルでの配線の最短化、高密度化を実現するため、TSV／RDLのさらなる小径化と多層化が必須となる。 　今後のロードマップとして、25年第2四半期（4～6月）に月産20枚（ウエハーサイズ200㍉㍍）体制でのTSV／RDL受託開発を開始。TSV径20マイクロメートル、RDL層数は1層でスタートする。26年第2四半期には少・中量生産を開始し、月産300枚（ウエハーサイズ300㍉㍍）、TSV径10マイクロメートル以下、RDL層数は2層に引き上げる。27年第2四半期には中・大量生産を開始し、月産1000枚（ウエハーサイズ300㍉㍍）、TSV径1マイクロメートル、RDL層数は4層にする計画だ。 　平田会長は「着実な設備投資を計画しており、新たな工場の建設も視野に入れる。本社のある新潟だけでなく、地の利を生かせる最適な場所を検討したい」と話す。 　今回の事業計画推進では、産業技術総合研究所九州センターなど、TSV／RDL技術を有する国内研究機関・技術保有企業と連携し、事業化を進めている。今後大きな成長が期待されるチップレットの課題解決に貢献し、半導体の技術革新を後押しする。